<div dir="ltr"><div dir="ltr">On Wed, Aug 21, 2024 at 2:43 PM Nicholas Pratte <<a href="mailto:npratte@iol.unh.edu">npratte@iol.unh.edu</a>> wrote:<br></div><div class="gmail_quote"><blockquote class="gmail_quote" style="margin:0px 0px 0px 0.8ex;border-left:1px solid rgb(204,204,204);padding-left:1ex">The current design requires that a peer pci port is identified so that<br>
test suites can create the correct port links. While this can work, it<br>
also creates a lot of room for user error. Instead, devices should be<br>
given a unique identifier which is referenced in defined test runs.<br>
<br>
Both defined testbeds for the SUT and TG must have an equal number of<br>
specified ports. In each given array or ports, SUT port 0 is connected<br>
to TG port 0, SUT port 1 is connected to TG port 1, etc.<br>
<br>
Bugzilla ID: 1478<br>
<br>
Signed-off-by: Nicholas Pratte <<a href="mailto:npratte@iol.unh.edu" target="_blank">npratte@iol.unh.edu</a>><br></blockquote><div><br></div><div>Aside from Jeremy/Juraj's comments and assuming this will get extended off the pydantic series:</div><div><br></div><div>Reviewed-by: Dean Marx <<a href="mailto:dmarx@iol.unh.edu">dmarx@iol.unh.edu</a>> </div></div></div>